ID de l'article: 000093930 Type de contenu: Dépannage Dernière révision: 11/04/2023

Pourquoi tx_ready est-elle restée faible lors de l’utilisation des Intel® FPGA IP F-Tile PMA/FEC Direct PHY multirate ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP émetteur-récepteur L-Tile H-Tile natif PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous utilisez le Intel® FPGA IP de multirate F-Tile PMA/FEC Direct PHY avec fibre optique QUE L’on peut voir QUE TX_READY est restée faible après le déclenchement de tx_reset.

    Résolution

    Bien que le marqueur d’alignement n’est pas nécessaire lors de l’utilisation de CELSEC avec le mode Fibre Channel. Vous devez toujours donner tx_am_gen_2x_ack par des cycles de tx_clkout très tx_clkout pour terminer la poignée de main du SRC. Ensuite , tx_ready allez haut une fois la poignée de main terminée. Cette note sera mise à jour dans une autre version de l’architecture et de la PMA F-tile et du Guide de l’utilisateur IP FEC Direct PHY.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.