ID de l'article: 000093865 Type de contenu: Errata Dernière révision: 28/11/2023

Pourquoi le signal rx_block_lock de l’Ethernet F-Tile Intel® FPGA Hard IP reste-t-il bloqué bas lors de la simulation à l’aide du simulateur Aldec* Riviera* Verilog dans le logiciel Intel® Quartus® Prime Pro Edition version 22.4 et antérieu...

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.4 et les versions antérieures du logiciel Intel® Quartus® Prime Pro Edition, il est possible que le signal rx_block_lock de l’Ethernet F-Tile Intel® FPGA Hard IP reste bas lors de la simulation à l’aide du simulateur Aldec* Riviera* Verilog.

    Résolution

    Il n’existe aucune solution de contournement à ce problème.
    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA et FPGA SoC Intel® Agilex™ série I

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