ID de l'article: 000093528 Type de contenu: Errata Dernière révision: 06/05/2024

Pourquoi la génération de l’exemple de conception IP F-Tile JESD204B Agilex™ 7 FPGA échoue-t-elle lorsque le débit de données est compris entre 16,3 Gbit/s et 17,1 Gbit/s ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.4 et les versions antérieures du logiciel Quartus® Prime Pro Edition, vous pouvez voir l’échec de génération de l’exemple de conception IP F-Tile JESD204B Agilex™ 7 FPGA lorsque le débit de données est compris entre 16,3 Gbit/s et 17,1 Gbit/s pour tous les périphériques de niveau de vitesse PMA.

    La cause de ce problème est qu’une boucle à verrouillage de phase interne (PLL) est sélectionnée sur le mauvais mode.

    Résolution

    Il n’y a pas de solution de contournement.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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    Avertissement

    1

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