ID de l'article: 000093339 Type de contenu: Messages d'erreur Dernière révision: 15/11/2023

Pourquoi la simulation RTL échoue-t-elle avec PHY Lite pour interfaces parallèles Intel Agilex® 7 FPGA IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir les erreurs ci-dessous lors de la simulation de l’IP PHY Lite pour interfaces parallèles Intel Agilex® 7 FPGA avec la direction d’entrée des broches de données du groupe.

    [6625000000] Group0 -- LIRE, Répéter #0, Transférer #0 : Attendu : e0f0e3203e0f0e32 vs Réel : xxxxxxxx0000xxxx
[6630000000] Group0 -- LIRE, Répéter #0, Transfert #1 : Attendu : e07871901e078719 vs Réel : xxxxxxxxxxxxxxxx

    Résolution

    Pour contourner ce problème, modifiez le paramètre Type de broche en mode bidirectionnel pour effectuer correctement la simulation PHYlite.

    Ce problème a été résolu à partir de la version 23.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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