ID de l'article: 000093278 Type de contenu: Dépannage Dernière révision: 02/12/2024

Pourquoi la simulation de la conception IP F-Tile Serial Lite IV FPGA avec le mode PMA simplex échoue-t-elle ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.4 du logiciel Quartus® Prime Pro Edition, vous pouvez observer que la simulation de la conception IP F-Tile Serial Lite IV échouera avec la configuration suivante :

    • OPN : appareils F-Tile Agilex™ avec des OPN se terminant par le suffixe VR0, VR1 et VR2
    • Mode de simulation : Slowsim
    • Type de modulation PMA : NRZ
    • Type de PMA : FGT
    • Débit de données PMA : 17,4 Gbit/s
    • Mode PMA : TX/RX
    • Nombre de voies PMA : >=14

    Ce problème est dû au fait que la fréquence d’horloge générée par le modèle de simulation a un écart élevé par rapport à la fréquence attendue, ce qui provoque un vide FIFO ou un débordement FIFO.

    Résolution

    Pour contourner ce problème, vous pouvez adopter les deux méthodes suivantes :

    1. Changez l’OPN : Agilex™ F-Tile devices avec des OPN qui se terminent par le suffixe VR3 et AA.
    2. Changez le mode de simulation de Slowsim à Fastsim.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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