Pourquoi la simulation de la conception F-tile Serial Lite IV Intel® FPGA IP en mode PMA simplex échoue-t-elle ?

En raison d’un problème dans la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez remarquer que la simulation de la conception du F-Tile Serial Lite IV Intel® FPGA IP échouera avec la configuration suivante :

• OPN : Intel Agilex® périphériques F-tile avec des OPN qui se terminent par le suffixe VR0, VR1 et VR2
• Mode de simulation : Slowsim
• Type de modulation PMA : NRZ
• Type de PMA : FGT
• Débit de données PMA : 17,4 Gbit/s
• Mode PMA : TX/RX
• Nombre de voies PMA : >=14

Ce problème est dû au fait que la fréquence d’horloge générée par le modèle de simulation a un écart élevé par rapport à la fréquence attendue, ce qui provoque un vide FIFO ou un débordement FIFO.

Pour contourner ce problème, vous pouvez adopter les deux méthodes suivantes :

1. Modifier l’OPN : Intel Agilex® périphériques F-tile avec des OPN qui se terminent par le suffixe VR3 et AA.
2. Changez le mode de simulation de Slowsim à Fastsim.

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.