ID de l'article: 000093262 Type de contenu: Errata Dernière révision: 11/06/2025

Pourquoi l’IP de l’O-RAN FPGA n’autorise-t-elle qu’une seule section dans un paquet de plan U alors que numprbu = 0 ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans l’IP Webcore O-RAN FPGA version 22.3 et antérieure, une seule section est autorisée dans un paquet de plan U lorsque numPrbu = 0.
L’IP FPGA ORAN n’autorise pas plusieurs sections avec numPrbu = 0 dans un paquet de plan U.

Résolution

Ce problème est résolu à partir de la version 23.4 du logiciel Quartus® Prime Pro Edition.

Produits associés

Cet article concerne 7 produits

FPGA et FPGA SoC Intel® Agilex™ 7 série I
FPGA Intel® Stratix® 10 MX
FPGA Intel® Stratix® 10 GX
FPGA et FPGA SoC Intel® Arria® 10
FPGA Intel® Stratix® 10 DX
FPGA Intel® Stratix® 10 TX
FPGA et FPGA SoC Intel® Agilex™ série F

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.