ID de l'article: 000093178 Type de contenu: Dépannage Dernière révision: 08/12/2022

Quelle est la différence entre les fonctions d’émetteur-récepteur rx_pma_clkslip et de rx_bitslip sur les périphériques Intel® Stratix® 10 L-Tile et H-Tile ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP émetteur-récepteur L-Tile H-Tile natif PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’émetteur-récepteur L et H-Tile Native PHY Intel® Stratix® 10 fonctions de rx_pma_clkslip IP et de rx_bitslip peut être utilisé à la fois pour l’alignement des mots RX de l’émetteur-récepteur sur les périphériques Intel® Stratix® 10 L-Tile et H-Tile.

     

    Le port rx_pma_clkslip agit sur le support physique (PMA). Lorsqu’il est revendiqué, le désentérisateur doit soit passer à un bit de série, soit suspendre l’horloge de série pour qu’un cycle atteigne l’alignement des mots. Les données interrompues se alimentent dans la cassure optionnelle.

     

    Le port rx_bitslip agit sur le sous-couche de codage physique (PCS). Lorsqu’on l’affirme, le rx_parallel_data glisse 1 bit pour chaque bord positif de l’entrée rx_bitslip . Le bit qui glisse est visible sur la sortie de la syteur.

     

    Lors de l’utilisation de la charge de travail, il peut généralement être utilisé en mode 40:66 bits. Si vous utilisez le port rx_pma_clkslip pour suspendre les données sur le domaine des 40 bits, cela peut entraîner un manque d’alignement des mots sur le domaine 66 bits.

    Résolution

    Utilisez l’émetteur-récepteur L- et H-Tile Native PHY Intel® Stratix® port rx_bitslip IP 10 pour les configurations d’émetteur-récepteur qui utilisent une forme de dommage.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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