ID de l'article: 000093177 Type de contenu: Dépannage Dernière révision: 08/12/2022

Pourquoi puis-je mettre en œuvre plusieurs E/S Open Drain indépendamment dans le même groupe d’E/S x4 dans les banques d’E/S 3V dans Intel® Stratix® 10 périphériques ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans Intel® Stratix® 10 périphériques, chaque groupe DQ x4 dans une banque d’E/S 3V partage le même pouvoir de sortie (OE) et donc vous ne pouvez pas scinder l’OE dans un groupe x4 DQ.
Cependant, lorsque vous implémentez la construction suivante et les placez dans le même groupe DQ x4 :

INOUT_1 < = « 0 » lorsque ENABLE_1 = 0 « Z » d’autre ;
INOUT_2 < = « 0 » lorsque ENABLE_2 = 0 » d’autre « Z » ;

Le logiciel Intel® Quartus® Prime Pro Edition implémente les E/S en tant qu’Open Drain et modifie le RTL en déconnectant l’OE et en le passant vers DATA IN. Cela entraîne que les deux tampons d’E/S ont leur port OE lié à GND, ce qui leur permet d’être placés dans le même nibble.
 

Résolution

C’est un comportement attendu.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

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