ID de l'article: 000093108 Type de contenu: Dépannage Dernière révision: 01/12/2023

Pourquoi le taux d’erreur binaire (BER) est-il élevé lorsque j’utilise le Intel® FPGA IP F-Tile PMA/FEC Direct PHY en mode de bouclage externe ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour latence déterministe PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’une limitation du réglage par défaut du paramètre par défaut de l’émetteur F-Tile PMA/FEC Direct PHY, vous verrez un taux d’erreur binaire (BER) élevé si la perte d’insertion de bouclage externe est supérieure à 5 dB. Les paramètres par défaut de l’émetteur ne peuvent fonctionner correctement qu’avec une perte d’insertion inférieure à 5 dB.

Résolution

Si la perte d’insertion est supérieure à 5 dB, vous devez ajouter des paramètres analogiques TX optimaux dans le fichier qsf pour éviter le BER. La future note d’application sera mise à jour pour guider le débogage.

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Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Agilex™ série F
FPGA et FPGA SoC Intel® Agilex™ 7 série I

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