En mode FASTSIM, un modèle abstrait PMA simplifié est utilisé pour améliorer le temps de simulation global du Intel® FPGA IP de streaming F-Tile Avalon® pour PCI Express.
Les messages d’erreur et d’avertissement suivants sont attendus en mode FASTSIM lors d’une simulation avec l’IP de vérification Synopsys.
Il est dû au contournement de l’étalonnage PHY dans la simulation. Il est possible d’ignorer les messages d’erreur et d’avertissement.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 382510 .547 ns : uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_14] : nouvelle période en demi-bit indiquée (a été 0.062500, est maintenant 0.048750 ns) - SERDES débloqué.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 519982.5 47 ns : uvm_test_top.secondary_tests_1.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_1] : nouvelle période du demi-bit min vue (était 0.062500, est maintenant 0.048750 ns) - SERDES débloqué.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 50833 4.547 ns : uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_4] : nouvelle période en demi-bit vue (a été 0.062500, est maintenant 0.048750 ns) - SERDES débloqué.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 389018.5 47 ns : uvm_test_top.secondary_tests_3.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : nouvelle période de demi-bit min vue (était 0.062500, est maintenant 0.048750 ns) - SERDES débloqué.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 5103 28.547 ns : uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : nouvelle période en demi-bit indiquée (a été 0.062500, est maintenant 0.048750 ns) - SERDES débloqué.
Il n’est pas prévu de corriger les messages d’erreur et d’avertissement.