ID de l'article: 000092876 Type de contenu: Dépannage Dernière révision: 16/08/2023

Pourquoi un message d’erreur s’affiche-t-il lors de la génération de l’exemple de conception du cœur IP F-Tile Ethernet Intel® FPGA Hard IP multi-instance activé avec la fonctionnalité SyncE ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition, un message d’erreur peut s’afficher dans l’onglet Messages système du catalogue IP lorsque les deux conditions suivantes sont remplies :

    • L’option Activer la sortie d’horloge CDR dédiée dans l’onglet IP est cochée pour activer la fonction SyncE.
    • Le menu Multi instance du noyau IP est sélectionné dans l’onglet Exemple de conception

    Résolution

    Pour contourner ce problème, vous pouvez générer une « instance unique de cœur IP » distincte activée avec la fonction SyncE et les assembler manuellement pour plusieurs instances.

    Par exemple, vous pouvez vous reporter au diagramme « Clock Connection of Sync-E clock through CDR clock out pin » décrit dans le Guide de l’utilisateur de F-Tile Ethernet Intel® FPGA Hard IP.

    Ce problème est résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série F

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