En raison d’un problème dans la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition, il y a un problème dans les codes RTL du fichier d’exemple de conception F-Tile CPRI PHY Intel® FPGA IP cpriphy_ftile_hw.v. Le signal d’état de réinitialisation ninit_done du Intel® FPGA IP de sortie de la réinitialisation n’est pas connecté aux ports de réinitialisation du PHY Intel FPGA IP de l’IRP F-Tile. Par conséquent, le signal de réinitialisation ne prend pas effet pendant l’exécution du matériel.
Vous pouvez ajouter le signal ninit_done et init_done à i_reconfig_reset, i_rest_n, i_tx_rst_n et i_rx_rst_n dans cpriphy_ftile_hw.v sous le module dut_wrapper.
.i_reconfig_reset (i_reconfig_reset | ninit_done), //actif élevé
.i_rst_n (i_rst_n[cpriphy_inst] & init_done ),
.i_tx_rst_n (i_tx_rst_n[cpriphy_inst] & init_done ),
.i_rx_rst_n (i_rx_rst_n[cpriphy_inst] & init_done ),
Ce problème est résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition.