ID de l'article: 000092802 Type de contenu: Dépannage Dernière révision: 18/08/2023

Pourquoi les Intel® FPGA IP multifréquences F-Tile PMA et FEC Direct PHY en simulation ne parviennent-ils pas à affirmer le signal tx/rx_reset_ack ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La version 2022.09.26 et antérieure du guide de reconfiguration dynamique de la suite de reconfiguration dynamique F-Tile Intel® FPGA IP ne répond pas à l’exigence relative à l’horloge de simulation pour le sous-système processeur Nios®.

    Si la plage de fréquences indiquée dans le tableau 7. Les signaux d’horloge sont suivis pour l’entrée i_cpu_clk; l’IP dans la simulation ne parvient pas à affirmer le tx/ rx_reset_ack après l’affirmation de tx/rx_reset .

    • Fréquence de 100 à 250 MHz lorsque l’option Activer la protection ECC est désactivée.
    • Fréquence de 100 à 200 MHz lorsque l’option Activer la protection ECC est activée.
    Résolution

    Pour la simulation uniquement, connectez la broche i_cpu_clk de la suite F-Tile Dynamic Reconfiguration Intel® FPGA IP à une horloge de 100 GHz. Cela accélérera la simulation de la suite de reconfiguration dynamique F-Tile Intel® FPGA IP, et tx/rx_reset_ack sera correctement affirmé.

    Aucun correctif matériel n’est prévu pour ce problème. Le Guide de l’utilisateur mentionne l’exigence relative aux signaux d’horloge de simulation.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™

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