En raison d’un problème dans la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir une horloge nonconsformée dérivée du diviseur d’horloge dans l’analyseur de synchronisation, lors de l’utilisation de la Intel® FPGA IP de streaming F-Tile Avalon® pour l’IP PCI Express si plusieurs tuiles F sont activées et que l’option Clock Ques cedans le GUI est configurée en mode de diviseur d’horloge.
Pour contourner ce problème, modifiez la Avalon® de streaming F-Tile Intel® FPGA IP pour PCI Express IP .sdc comme suit :
Exemple:
create_generated_clock -nom adapter_clk-source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1-divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks adapter_clk]
Passez à :
create_generated_clock -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks {{ip_inst_name}*|rx_clkout|ch5] -multiply_by 1-divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -ajouter
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg]
Ce problème est résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition.