De nombreux outils de débogage dans le système, tels que l’analyseur logique Signal Tap, les sources et sondes dans le système ou le débogueur Nios® II, utilisent l’interface JTAG dans Altera® FPGAs. Le logiciel Quartus® Prime génère automatiquement les broches altera_reserved_tck, altera_reserved_tms, altera_reserved_tdi et altera_reserved_tdo pour une conception qui utilise un module accessible JTAG. Pour cette raison, l’analyseur de synchronisation signale ces signaux comme non contraints lorsqu’un rapport de trajectoire sans contrainte est généré.
Vous pouvez contraindre les signaux JTAG en appliquant les commandes SDC du modèle Contraintes de signal JTAG.
Dans l’interface graphique de Quartus® Prime, accédez au fichier > nouveau fichier de contraintes de conception > Synopsys. Ensuite, dans l’éditeur de texte, cliquez sur Insérer un modèle , puis sélectionnez Analyseur de synchronisation > livre de recettes SDC > contraintes de signal JTAG.
Personnalisez les contraintes du modèle selon vos besoins, le cas échéant. Enregistrez le nouveau fichier SDC, ajoutez-le à votre projet et compilez-le.