ID de l'article: 000092734 Type de contenu: Messages d'erreur Dernière révision: 25/08/2023

Pourquoi l’échec de la compilation se produit-il lors de l’ajout d’affectations d’égalisation TX au canal FGT F-Tile pour Intel Agilex® 7 FPGA ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 22.2 ou 22.3 du logiciel Intel® Quartus® Prime Pro Edition, une erreur de compilation peut se produire lors de la génération logique avec certaines affectations valides de combinaisons d’égalisation TX sur le canal FGT F-Tile.

Exemple d’erreur :

Erreur(21842) : Impossible de générer une logique de prise en charge car les composants IP utilisés dans la conception ont des paramètres contradictoires

Erreur(21843) : Conflit 0, ----------------------------------------------------------------

Erreur(21843) : Règle : gdra_ip758fluxtop::ux3_txeq_main_tap_relationship_rule @ gdr.z1577a.u_ux_quad_2.flux_top

Erreur(21843): {(gdr.z1577a.u_ux_quad_2.flux_top.ux3_txeq_main_tap -> IP_INST[0].hw_ip_top|dut|eth_f_0|hip_inst|per_xcvr[0].x_bb_f_ux|x_bb_f_ux_tx.txeq_main_tap)+(gdr.z1577a.u_ux_quad_2.flux_top.ux3_txeq_post_tap_1 -> IP_INST[0].hw_ip_top|dut|eth_f_0|hip_inst|per_xcvr[0].x_bb_f_ux|x_bb_f_ux_tx.txeq_post_tap_ 1)+(gdr.z1577a.u_ux_quad_2.flux_top.ux3_txeq_pre_tap_1 -> IP_INST[0].hw_ip_top|dut|eth_f_0|hip_inst|per_xcvr[0].x_bb_f_ux|x_bb_f_ux_tx.txeq_pre_tap_1)+gdr.z1577a.u_ux_quad_2.flux_top.ux3_txeq_pre_tap_2<=32'd47} || gdr.z1577a.u_ux_quad_2.flux_top.ux3_powerdown_mode == VRAI

Erreur(21843) : Règle : gdra_ip758fluxtop::ux3_txeq_pre_tap_1_range_rule @ gdr.z1577a.u_ux_quad_2.flux_top

Erreur(21843): gdr.z1577a.u_ux_quad_2.flux_top.ux3_powerdown_mode == FAUX || (gdr.z1577a.u_ux_quad_2.flux_top.ux3_txeq_pre_tap_1 -> IP_INST[0].hw_ip_top|dut|eth_f_0|hip_inst|per_xcvr[0].x_bb_f_ux|x_bb_f_ux_tx.txeq_pre_tap_1) == 0

Erreur(21843) : variables d’entrée :

Erreur(21843) : user.bb_f_ux_tx[0] -> IP_INST[0].hw_ip_top|dut|eth_f_0|hip_inst|per_xcvr[0].x_bb_f_ux|x_bb_f_ux_tx

Erreur(21843) : is_used == VRAI

Erreur(21843): emplacement == UX11

Erreur(21843) : txeq_main_tap == 40

Erreur(21843) : txeq_post_tap_1 == 13

Erreur(21843) : txeq_pre_tap_1 == 1

Erreur : la conception ne peut pas être programmée sur les F-Tiles disponibles car certaines contraintes d’emplacement sont conflictuelles ou parce que la conception nécessite plus de ressources par rapport à ce qui est disponible sur l’appareil actuel

Erreur : L’outil de génération logique Quartus Prime a échoué. 14 erreurs, 0 avertissement

Erreur : Mémoire virtuelle de pointe : 12882 mégaoctets

Erreur : Traitement terminé : Ven Sep 30 11:22:52 2022

Erreur : Temps écoulé : 00:01:49

Erreur : ID de processus système : 25039

Résolution

Pour contourner ce problème dans le logiciel Intel® Quartus® Prime Pro Edition version 22.2 ou 22.3, procédez comme suit :

1. Vérifiez leparamètre d’égalisation T X dans l’outil d’égaliseur F-Tile TX

2. Valeur d’égalisation en écriture dans le 0x47830 de décalage du registre de voies


Ce problème a été corrigé dans la version 23.1 du logiciel Intel® Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ 7 série I

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