Pourquoi les horloges PLL de référence et de système F-tile Intel® FPGA IP ne se verrouillent-elles pas à des fréquences spécifiques ?

En raison d’un problème dans les versions 22.2 et antérieures du logiciel Intel® Quartus® Prime Pro Edition, il est possible que vous puissiez observer que les horloges PLL de référence et système F-tile Intel® FPGA IP ne parviennent pas à se verrouiller :

• 999,9 MHz avec une fréquence d’horloge de référence fixée à 323,2 MHz.
• 506,88 MHz avec une fréquence d’horloge de référence définie sur 245,76 MHz.

Pour contourner ce problème, procédez comme suit :

1. Dans le navigateur de projet, double-cliquez sur l’OPN (numéro de référence de commande).
2. Dans la fenêtre contextuelle, cliquez sur le bouton « Options de périphérique et d’épingle ».
3. Dans la catégorie « Général », modifiez le paramètre « Source de l’horloge de configuration » de « Oscillateur interne » à :

• broche OSC_CLK_1 100 MHz, ou
• Broches OSC_CLK_1 125 MHz

4. Recompilez la conception.
5. Fournissez une horloge de référence externe avec la fréquence correcte à la broche OSC_CLK_1. L’emplacement de la broche « OSC_CLK_1 » se trouve dans les schémas de votre kit de développement.

Remarque : pour les périphériques F-tile Intel Agilex® avec des OPN qui se terminent par le suffixe VR0, VR1 et VR2, vous devez utiliser Intel® Quartus® Prime Programmer version 21.4 pour obtenir les solutions de contournement ci-dessus qui fonctionnent.