ID de l'article: 000092654 Type de contenu: Dépannage Dernière révision: 07/11/2022

DcLK peut-il basculer de haut en bas à tout moment avant ou pendant la configuration nSTATUS en utilisant des schémas de configuration FPP et PS sur Intel® Cyclone® 10 LP ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans le manuel Intel® Cyclone® 10 LP Core Fabric et E/S à usage général Figure 102. « Forme d’ondes FPP Configuration Timing » et Figure 104. « Forme d’ondes de synchronisation de la configuration PS », une spécification tST2CK du temps nécessaire pour déterminer combien de temps entre nSTATUS et le premier bord montant de DCLK est autorisé.  Cela indique que dcLK doit être faible pour cette durée minimale (tST2CK) avant que nSTATUS ne dépasse le niveau élevé.

Résolution

Avant la configuration, DCLK ne peut pas basculer de bas en haut avant que le nSTATUS soit élevé. Une fois que le nSTATUS est élevé, DCLK doit rester faible pour une durée minimale définie par la spécification tST2CK.

Si dcLK est déjà dans un état élevé avant que nSTATUS ne passe à un niveau élevé, il peut passer d’un niveau élevé à faible à condition que la spécification tST2CK soit respectée.

 

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FPGA Intel® Cyclone® 10 LP

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