ID de l'article: 000092652 Type de contenu: Dépannage Dernière révision: 15/08/2023

Pourquoi n’affirme-t-i_tx_pll_locked pas après avoir activé la fonction AN/LT lors de l’utilisation de l’IP Ethernet E-Tile pour Intel Agilex® 7 FPGA IP ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP hard IP E-tile pour Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans le manuel d’utilisation de l’IP matérielle E-Tile pour Ethernet et du PH Intel® FPGA IP Y CPRI E-Tile, lorsque vous suivez la séquence de réinitialisation matérielle externe avec AN/LT activé, vous verrez i_tx_pll_locked reste faible lorsque i_csr_rst_n=1'b0.

Résolution

Pour contourner ce problème, relâchez i_csr_rst_n après ninit_done sans attendre i_tx_pll_locked = 1'b1.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Stratix® 10
FPGA et FPGA SoC Intel® Agilex™ 7

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