En raison d’un problème dans la version 22.2 du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception de la suite de reconfiguration dynamique F-Tile Intel® FPGA IP ne fonctionnera pas correctement sur le matériel lorsque le boucillage interne est activé.
Ce problème affectera toutes les variantes FGT de l’exemple de conception, quel que soit le type de propriété intellectuelle (IP).
Pour contourner ce problème au niveau matériel, suivez d’abord les étapes suivantes pour confirmer que l’exemple de conception fonctionne en mode de boucillage série interne :
1.) Naviguez jusqu’au répertoire de conception /hardware_test_design/hwtest/src.
2.) Ouvrez le fichier parameter.tcl et vérifiez que le paramètre « mode loopback » est défini sur 1 comme illustré ci-dessous :
définir loopback_mode 1
3.) Si le paramètre n’est pas défini sur 1, l’exemple de conception fonctionne en mode de boucage externe et cette solution ne s’applique pas. Si le paramètre est défini sur 1, procédez comme illustré ci-dessous :
4.) Naviguez jusqu’au répertoire de conception /hardware_test_design/hwtest/tests
5.) Pour les variantes Ethernet, ouvrez le fichier ftile_eth_dr_test.tcl .
Pour les variantes CPRI, ouvrez le fichier ftile_cpri_dr_test.tcl .
Pour les variantes Phy directes, ouvrez le fichier ftile_dphy_dr_test.tcl .
Quelle que soit la variante, la solution de contournement reste la même.
6.) Localisez et modifiez les lignes suivantes :
De
si {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 1
} d’autre {.
#set_ilb $NUM_CHANNELS 0
}
À
si {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 0
}
7.) Enregistrez le fichier.
Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.
