Pourquoi l’exemple de conception de la suite de reconfiguration dynamique F-Tile Intel® FPGA IP ne fonctionne-t-il pas dans le matériel avec le bouclage série interne activé ?

En raison d’un problème dans la version 22.2 du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception de F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ne fonctionnera pas correctement dans le matériel avec le bouclage série interne activé.

Ce problème affectera toutes les variantes FGT de l’exemple de conception, quel que soit le type de propriété intellectuelle (IP).

Pour contourner ce problème matériel, commencez par effectuer les étapes suivantes pour confirmer que l’exemple de conception s’exécute en mode de bouclage série interne :

1.) Accédez à < exemple de répertoire de conception >/hardware_test_design/hwtest/src.

2.) Ouvrez le fichier parameter.tcl et vérifiez que le paramètre « loopback mode » est défini sur 1 comme indiqué ci-dessous:

Définir loopback_mode 1

3.) Si le paramètre n’est pas défini sur 1, l’exemple de conception s’exécute en mode de bouclage externe et cette solution ne s’applique pas. Si le paramètre est défini sur 1, procédez comme indiqué ci-dessous :

4.) Accédez à <répertoire d’exemple de conception>/hardware_test_design/hwtest/tests

5.) Pour les variantes Ethernet, ouvrez le fichier ftile_eth_dr_test.tcl.
Pour les variantes CPRI, ouvrez le fichier ftile_cpri_dr_test.tcl.
Pour les variantes Direct Phy, ouvrez le fichier ftile_dphy_dr_test.tcl.
Quelle que soit la variante, la solution de contournement reste la même.

6.) Recherchez et modifiez les lignes suivantes :

De
if {$loopback_mode == 1} {
set_ilb $NUM_CANAUX 1
} else {
#set_ilb $NUM_CANAUX 0
}

À
if {$loopback_mode == 1} {
set_ilb $NUM_CANAUX 0
}

7.) Enregistrez le fichier.

Ce problème est résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition.