ID de l'article: 000092533 Type de contenu: Dépannage Dernière révision: 15/08/2023

Pourquoi est-ce que je vois que mem_reset_n et mem_cke assertion ne répond pas à la spécification JEDEC à Intel® Arria®10 FPGA simulation DDR4, DDR3 IP EMIF IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez voir la violation de synchronisation de séquence d’initialisation DDR4 et DDR3 où la spécification JEDEC définit 500 ° US lors de la simulation.

    Résolution

    Il s’agit de raccourcir le temps de simulation et le matériel réel suit la spécification JEDEC.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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