Pourquoi une erreur s’affiche-t-elle lors de l’utilisation du simulateur Xcelium* lors de la simulation d’un exemple de conception SDI II Intel® FPGA IP non-AXI F-tile au format de fichier VHDL ?

Lors de la simulation d’un exemple de conception SDI II non-AXI F-tile Intel® FPGA IP II au format de fichier VHDL à l’aide du simulateur Xcelium, vous pouvez voir les messages d’erreur suivants comme ci-dessous :

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): le port verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) de l’entrée de mode nécessite une association dans l’aspect implicite de la carte.
• xmvhdl_p : *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751) : le port Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) de l’entrée en mode nécessite une association dans l’aspect implicite de la carte.
• xmvhdl_p : *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751) : le port Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) de l’entrée en mode nécessite une association dans l’aspect implicite de la carte.
• xmvhdl_p : *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751) : le port Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) de l’entrée en mode nécessite une association dans l’aspect implicite de la carte.
• xmvhdl_p : *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720) : le port Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) de l’entrée en mode nécessite une association dans l’aspect implicite de la carte.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): instance 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_base_profile' de l’unité de conception 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' n’est pas résolue dans 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: module ».
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): L’instance 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1' de l’unité de conception 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' n’est pas résolue dans 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: module ».

Ce problème se produit car certains ports sont manquants lorsque l’Intel® FPGA IP multidébit PMA/FEC Direct PHY F-tile est intégré dans l’exemple de conception F-tile SDI II Intel FPGA IP.

Ce problème a été résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition.