ID de l'article: 000092408 Type de contenu: Dépannage Dernière révision: 09/12/2024

Pourquoi les FPGA SoC Agilex™ 7 ne parviennent-ils pas à accéder à l’espace DDR lorsque HPS EMIF est activé avec le convertisseur demi-taux (HRC) activé et quart de taux ?

Environnement

    Intel® Quartus® Prime Pro Edition

u-boot-socfpga

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec vous-boot-spl(u-boot-socfpga-v2022.01) pour les FPGA SoC Agilex™ 7, il se peut que vous ne puissiez pas accéder à tout l’espace HPS DDR lorsque HPS EMIF est activé avec le convertisseur demi-taux (HRC) activé et quart de taux. Par exemple, si HPS EMIF est une configuration de 2 Go, HPS ne peut accéder qu’à la première moitié de 2 Go, et la seconde moitié de 2 Go n’est qu’un alias pour la première moitié.

Résolution

Pour contourner ce problème, vous devez modifier le code source dans u-boot-socfpga/drivers/ddr/altera/sdram_agilex.c(81) à partir de

update_value |= (hmc_readl(plat, CTRLCFG3) & 0x4) ;

À

update_value |= 0x4 ;

Informations complémentaires

Ce problème a été résolu avec you-boot-spl(u-boot-socfpga-v2023.01).

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FPGA et FPGA SoC Intel® Agilex™ 7

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