ID de l'article: 000092407 Type de contenu: Messages d'erreur Dernière révision: 16/04/2024

Pourquoi la simulation de l’exemple de conception de l’IP matérielle FPGA Ethernet F-Tile se bloque-t-elle lorsque le mode Ethernet 25G et RS-FEC sont activés ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.3 du logiciel Quartus® Prime Pro Edition, la simulation de l’exemple de conception de l’IP matérielle FPGA Ethernet F-Tile se bloque lorsque le mode Ethernet 25G et RS-FEC sont activés.

    Résolution

    Il n’existe aucune solution de contournement à ce problème. Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série I

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