Pourquoi l’exemple de conception de l’IP F-Tile PMA/FEC Direct PHY FPGA échoue-t-il lors de la génération logique pour les appareils FPGA Agilex™ 7 ?

En raison d’un problème dans la version 22.1 du logiciel Quartus® Prime Pro Edition, l’IP F-Tile PMA/FEC FPGA pour les appareils Agilex™ 7 FPGA échoue pendant le processus de compilation lorsque vous activez la double largeur avec la largeur PMA 16. Les messages d’erreur suivants s’affichent lors de l’étape de génération logique :

• Erreur(21843) : conflit 0
• Erreur(21843) : Règle : gdr_wrapper ::topology_mapping_mux_rule @
• Erreur (21842) : impossible de générer une logique de prise en charge car les composants IP utilisés dans la conception ont des paramètres contradictoires
• Erreur(21843) : as.sw_topology != UX16E400GPTP_XX_DISABLED_XX_DISABLED || gdr.z1577a.topologie == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Erreur(21843) : Règle :gdr_virtual_channel ::topo_and_stream_down_to_maib_adapter_tx_and_rx_fifo_mode_and_width_rules@ gdr
• Erreur(21843) : gdr.z1577a.topology !=UX16E400GPTP_XX_DISABLED_XX_DISABLED ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_fr == FAUX ||gdr.z1577a.u_e400g_top.e400g_stream15_sys_clk_src !=E400G_STREAM15_SYS_CLK_SRC_XCVR ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_aib_if_fifo_mode !=E400G_STREAM15_TX_AIB_IF_FIFO_MODE_REGISTER ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_excvr_if_fifo_mode !=E400G_STREAM15_TX_EXCVR_IF_FIFO_MODE_PHASECOMP ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_primary_use !=E400G_STREAM15_TX_PRIMARY_USE_DIRECT_BUNDLE ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_xcvr_width dans {E400G_STREAM15_TX_XCVR_WIDTH_10,E400G_STREAM15_TX_XCVR_WIDTH_20,E400G_STREAM15_TX_XCVR_WIDTH_32}
• Erreur(21843) : as.sw_topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Erreur(21843) : user.bb_f_ehip_tx[0] ->MAC_LOOPBACK. PCSMAC.fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx
• Erreur(21843) : is_used == TRUE Erreur(21843) : localisation == E400G_25G_15
• Erreur(21843) : sys_clk_src== SYS_CLK_SRC_XCVR
• Erreur(21843) : tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
• Erreur(21843) : tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
• Erreur(21843) : tx_xcvr_width == TX_XCVR_WIDTH_16

Ce problème se produit car l’IP PMA/FEC F-Tile FPGA ne prend pas en charge PMA width = 16 en mode double largeur.

Pour contourner ce problème, ne générez pas l’IP PMA/FEC FPGA F-Tile avec PMA width = 16 en mode double largeur.

Pour plus d’informations sur les configurations prises en charge, reportez-vous au Guide de l’utilisateur de l’architecture F-Tile et de l’IP PMA et FEC Direct PHY.