ID de l'article: 000092301 Type de contenu: Messages d'erreur Dernière révision: 18/11/2022

Pourquoi l’exemple de conception O-RAN Intel® FPGA IP signale-t-il une erreur de trame Rx 0x00000001 lors de l’exécution sur du matériel ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous exécutez l’exemple de conception O-RAN Intel® FPGA IP pour l’IP dure Ethernet 25G sur le matériel, les erreurs sont visibles dans la fenêtre de la console système :

    Erreur de trame Rx 0x00000001

    Ce problème se produit lorsque le script oran_agilex.tcl est approvisionné sans erreurs, la commande chkphy_status est délivrée, les fréquences d’horloge sont correctement définies et la fréquence RX est verrouillée comme prévu. Cependant, une erreur d’image s’affiche.

    Résolution

    Pour contourner ce problème, génèrez l’IP Ethernet à l’aide du fichier RS-FEC (528 514) au lieu de Code de feu, recompilez la conception, programmez le FPGA avec un fichier nouvellement généré et suivez les étapes mentionnées dans le guide de l’utilisateur. L’erreur de trame RX ne doit pas être visible avec ces modifications.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série I

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.