ID de l'article: 000092261 Type de contenu: Dépannage Dernière révision: 16/08/2023

Pourquoi y a-t-il une violation de la largeur d’impulsion minimale lors de l’utilisation d’un appareil dédié Intel® Stratix® 10 ou Intel Agilex® 7 FPGA REFCLK_GXB broche pour horloger la refclk d’une IOPLL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir une violation de largeur d’impulsion minimale sur votre broche de refclk pll lorsque vous utilisez une broche REFCLK_GXB dédiée pour pointer la refclk d’une IOPLL.

    La cible de la violation de largeur d’impulsion minimale est généralement <refclk pin name>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

    Résolution

    Pour éviter cette erreur, ajoutez la contrainte Synopsys* Design Constraints File (.sdc) suivante :

    disable_min_pulse_width [get_cells <refclk pin name>~inputFITTER_INSERTED_FITTER_INSERTED]

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA et FPGA SoC Intel® Agilex™ 7

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