ID de l'article: 000092261 Type de contenu: Dépannage Dernière révision: 22/02/2023

Pourquoi y a-t-il une violation minimale de la largeur des pulsations lors de l’utilisation d’un appareil dédié Intel® Stratix® 10 ou Intel Agilex® 7 FPGA REFCLK_GXB broche pour horloger le refclk d’un IOPLL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition, il est possible que vous constatiez une violation minimale de la largeur du pouls de votre broche pll refclk lors de l’utilisation d’une broche REFCLK_GXB dédiée pour cadencer le refclk d’une broche IOPLL.

    La cible pour la violation minimale de la largeur du pouls sera généralement le nom de la broche ~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

     

     

    Résolution

    Pour éviter l’erreur, ajoutez la contrainte de fichier (.sdc) suivante pour les contraintes de conception Synopsys* :

    disable_min_pulse_width [nom de la broche get_cells ~inputFITTER_INSERTED_FITTER_INSERTED]

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA et FPGA SoC Intel® Agilex™ 7

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.