ID de l'article: 000092062 Type de contenu: Dépannage Dernière révision: 18/10/2022

Pourquoi les performances se dégradent-elles lors de la révision de la mise en œuvre de la reconfiguration partielle par rapport à la révision de base ?

Environnement

    Logiciel de conception Intel® Quartus® Prime
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez une dégradation des performances dans la révision de l’implémentation de la reconfiguration partielle (PR) par rapport à la révision de base, car dans la révision de la mise en œuvre des pr, le placement et le routage sont fixes dans la région statique. Cela affecte la flexibilité du placement et du routage dans la région des relations publiques.

Résolution

Pour réduire la dégradation des performances dans la révision de la mise en œuvre des pr, procédez comme suit :

  1. Veillez à ce que les ressources accessoires soient mises près de la logique associée.
  2. Réduisez le nombre de signaux entre les ressources incisielles traversant la région des pr.
  3. Pour les signaux restants :
    • Ajoutez suffisamment de registres de tuyauterie.
    • Créez un plan d’étage pour la logique d’interconnexion traversant la région PR afin qu’il fonctionne le long de la région pr comme un canal.
  4. Verrouillez le port limite pr filaire LUT (suffixe ~IPORT/~OPORT) du côté de la région PR qui se connecte à la région statique. Assurez-vous également qu’elle est proche de la limite de la région de relations publiques.

Produits associés

Cet article concerne 4 produits

FPGA et FPGA SoC Intel® Agilex™ 7
FPGA et FPGA SoC Intel® Arria® 10
FPGA Intel® Cyclone® 10
FPGA et FPGA SoC Intel® Stratix® 10

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