ID de l'article: 000091946 Type de contenu: Dépannage Dernière révision: 16/02/2023

Pourquoi le Intel® FPGA IP de streaming Intel® Stratix® 10 L-tile et H-tile Avalon® Intel® FPGA IP pour PCI Express* Design Example ne correspond-il pas à deux horloges d’installation dans le résumé de la configuration de l’analyseur de syn...

Environnement

    Intel® Quartus® Prime Pro Edition
    Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 22.2 du logiciel Intel® Quartus® Prime Pro Edition, les horloges suivantes ne sont pas présentes dans le résumé de configuration lors de la compilation des Avalon® Intel® FPGA IP de streaming L-tile et H-tile pour les périphériques Intel® Stratix® 10 FPGA.

  • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
  • dut|out|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

 

 

Résolution

Ce problème est résolu à partir de la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

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