ID de l'article: 000091822 Type de contenu: Messages d'erreur Dernière révision: 16/08/2023

Erreur interne : Sous-système : U2B2_CDB, Fichier : /quartus/db/u2b2/u2b2_nd_io48tile_config_creator_module.cpp, Ligne : 12265

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP IOPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.2 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, il est possible que cette erreur interne s’affiche lors de la compilation d’une conception ciblant la famille d’appareils Intel® Stratix® 10.

    L’erreur se produit dans les conceptions contenant un Intel® FPGA IP IOPLL où la référence est affectée à la norme d’E/S LVDS et le ou les ports extclk_out sont affectés à la norme d’E/S SSTL différentielle de 1,2 V.

    Résolution

    Pour éviter cette erreur, remplacez la norme d’E/S du ou des ports extclk_out par LVDS car Differential 1,2-V SSTL est une norme d’E/S non prise en charge pour le(s) port(s) extclk_out.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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