ID de l'article: 000091595 Type de contenu: Messages d'erreur Dernière révision: 18/09/2025

Pourquoi la simulation de l’exemple de conception IP F-Tile JESD204C Agilex® 7 FPGA échoue-t-elle lorsque le rx_gb_underflow_err du signal est-il affirmé ?

Environnement

    Intel® Quartus® Prime Pro Edition
    ModelSim*-logiciel Intel® FPGA Edition
    Édition FPGA Intel®-Questa*
    FPGA Intel® IP JESD204B
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans le ModelSim*-Altera® FPGA Edition 2021.4 et Questa* Altera® FPGA Edition 2022.1, une variation de la fréquence rx_phy_clk entraîne l’affirmation du rx_gb_underflow_err signal.
Ce problème n’est observé que dans la variante suivante :
L = 16, M = 8, F = 2, DÉBIT DE DONNÉES/L = 32000,000000 Mbit/s, FCLK_MULP = 1, WIDTH_MULP = 4

Résolution

Ce problème affecte Intel® Quartus®'IP du logiciel Prime versions 22.2 et 22.3.

Pour contourner ce problème :

Pour ModelSim*, exécutez la simulation en utilisant v2022.1 au lieu de v2021.4.
Pour Questa*, exécutez la simulation en utilisant v2021.3 au lieu de v2022.1.

Ce problème a été résolu dans ModelSim* Intel® FPGA Edition et Questa* Intel® FPGA Edition 22.4.

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