Lorsque l’interface HPS F2H est configurée en tant que ACE-lite et connectée à un maître ACE-lite (par exemple, à partir de l’IP de coherency cache translator ou de l’IP de carte ACP personnalisée) dans Intel® Stratix® 10 périphériques ou Intel Agilex® 7 périphériques, il est possible que vous voyiez l’erreur ci-dessous lorsque vous générerez la conception dans l’outil Platform Designer :
Erreur : L’interconnexion est nécessaire mais n’est actuellement pas prise en charge pour le type d’interface acélite.
L’erreur n’a été signalée que par Intel® Quartus® versions 22.1 et ultérieures du logiciel Prime Pro Edition.
Actuellement, l’outil de conception de plateforme n’ajoute aucune carte entre les paires ACE-lite maître-esclave pour aider la connexion à fonctionner correctement. L’outil de conception de plateforme de la version 22.1 de Quartus commence à vérifier la connexion ACE-lite et signale des erreurs en cas de décalage du signal entre la connexion ACE-lite. Les concepteurs doivent vérifier tous les signaux, par exemple, ARID, AWID, QUE L’AWID, LE SEA, LE RID, L’ARUSER, l’AWUSER, etc., pour s’assurer que la connexion ACE-lite fonctionne comme prévu.
Lorsque l’interface HPS F2H ACE-lite est utilisée, la largeur de l’ARID, AWID, DIODES D’E/S et RID du maître ACE-lite doit être définie comme 5 pour correspondre exactement à l’interface HPS F2H ACE-lite. Les signaux ARUSER et AWUSER doivent également être exactement appariés entre les connexions ACE-lite.