Pourquoi l’exemple de conception générée par E-Tile Hard IP pour Intel® FPGA IP Ethernet en mode QSYS échoue-t-il lors de la compilation, de la simulation et de l’exécution du matériel ?

En raison d’un problème dans la version 22.2 du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception E-Tile Hard IP pour Ethernet Intel® FPGA IP généré avec QSYS sélectionné comme mode d’environnement de conception peut échouer à compiler et à simuler avec le message d’erreur suivant. Vous pouvez voir une défaillance matérielle pour l’exemple de conception en mode QSYS qui peut être compilée avec succès. Les messages d’erreur varient en fonction des paramètres IP.

Exemple d’erreur de compilation de Intel® Quartus® Prime Pro et de message d’avertissement :

• Erreur (13458) : Erreur d’affectation continue Verilog HDL à alt_ehipc3_hw.v(423) : l’objet « o_sl_tx_ready_1 » sur le côté gauche de l’affectation doit avoir un type de réseau
• Erreur(129001) : le port d’entrée REFCLK sur atom « iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.fourteennm_pll », qui est une primitive fourteennm_iopll, n’est pas légalement connecté et/ou configuré
• Avertissement(16788) : Net « i_clk_ref_0 » n’a pas de pilote à alt_ehipc3_hw.v(260)
• Avertissement(16788) : Net « i_sl_clk_tx_0 » n’a pas de pilote à alt_ehipc3_hw.v(272)

Exemple de message d’erreur de simulation :

• Erreur (supprimable): ./basic_avl_tb_top.sv(175): (vopt-2912) Port 'i_clk_ref' introuvable dans le module 'ex_25G' (1ère connexion)
• Erreur (supprimable): ./basic_avl_tb_top.sv(196): (vopt-2912) Port 'i_sl_clk_tx' introuvable dans le module 'ex_25G' (3ème connexion)

Pour contourner ce problème dans le logiciel Intel® Quartus® Prime Pro Edition v22.2, générez l’exemple de conception en mode environnement de conception NATIVE.

Ce problème est résolu dans la version 22.3 Intel® Quartus® logiciel Prime Pro Edition.