ID de l'article: 000091015 Type de contenu: Dépannage Dernière révision: 13/02/2023

Pourquoi la liaison vers le haut échoue-t-elle après un cycle d’alimentation root complex lors de l’utilisation du Intel® FPGA IP P-Tile pour PCI Express* dans la configuration du point d’extrémité ou du port amont avec la version 22.1 du l...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la Intel® FPGA IP P-Tile pour PCI Express* avec le logiciel Intel® Quartus® Prime Pro Edition version 22.1, une panne de liaison se produit après un cycle d’alimentation du complexe racine lors de l’utilisation de la schématation d’horloge commune en tant que point d’extrémité ou en mode port amont.

     

     

    Résolution

    Pour contourner ce problème lors de l’utilisation du logiciel Intel® Quartus® Prime Pro Edition version 22.1, implémentez un schéma d’horloge séparé.

    Ce problème est résolu à partir de la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA Intel® Stratix® 10 DX

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