Lors de l’utilisation du Intel Agilex® 7 FPGA P-Tile, pourquoi les erreurs de simulation sont-elle vues lors de la compilation du Intel® FPGA IP DMA multicanal pour le testbench PCI Express dans le simulateur Cadence Xce simulator ?

Comme indiqué dans le Tableau 34. Les simulateurs pris en charge pour MCDMA IP P-Tile du Intel® FPGA IP DMA multicanal pour guide d’utilisation de l’exemple de conception PCI Express, le simulateur Cadence Xcealis n’est pas pris en charge si la simulation de cette configuration IP est tentée à l’aide de Cadence Xce architecturale, l’erreur suivante s’affiche :

>$/xcelium_setup.sh
~~~~~
xmelab : *W,DSEMEL : cette conception de SystemVerilog sera simulée selon la sémantique de simulation SystemVerilog IEEE 1800-2009. Utilisez -disable_sem2009 option pour désactiver la sémantique de simulation SV 2009.
xmelab : *F,SAHARASTS : directive d’échelle de temps manquante sur un ou plusieurs modules.
xmsim : 20.03-s005 : (c) Copyright 1995-2020 Cadence Design Systems, Inc.
xmsim : *F, NOSNAP : Snapshot « pcie_ed_tb.pcie_ed_tb » n’existe pas dans les bibliothèques.

La prise en charge du simulateur Cadence Xce utilitaire de cette configuration IP est prévue pour une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

Pour résoudre ce problème avec la version IP existante, assurez-vous qu’un simulateur pris en charge est utilisé.