Pourquoi le bit en attente de transaction reste-t-il revendiqué pour des fonctions virtuelles lors de l’utilisation du Intel® FPGA IP de streaming P-Tile Avalon® pour PCI Express ?

En raison d’un problème connu détaillé dans la Intel Agilex® feuille d’errata de périphérique 7 ES et les directives de l’utilisateur (ES-1069). Lors de l’utilisation du Intel® FPGA IP de streaming PCI Express Avalon® PCI Express, avec la fonctionnalité multi-fonctions activée, le registre de l’état du périphérique PCI Express (décalage 0x07Ah bit [5]: transactions en attente de bit) pour chacune des fonctions virtuelles (VF) est implémenté sous la référence Write-1-to-Clear (RW1C). La révision des spécifications de base PCI Express 4.0 version 1.0 indique que ce registre doit être mis en œuvre en lecture seule (RO) lorsque la fonctionnalité multi-fonctions est activée. Ce problème ne provoque pas de défaillances fonctionnelles.

Il n’est pas prévu de résoudre ce problème. Pour contourner ce problème, la logique de l’application peut utiliser Configuration Intercept Interface (CII) ou Direct User Avalon® Memory-Mapped Interface pour modifier les accès de configuration à ce registre.