Pourquoi ai-je des valeurs de port incorrectes lors d’une simulation de composants Platform Designer personnalisés lors de l’utilisation de la propriété du port TERMINATION ?

En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition v22.1, lorsqu’un port d’entrée d’interface SystemVerilog HDL est terminé, le code HDL généré par Platform Designer n’a aucune déclaration des signaux attribués aux valeurs de terminaison.

Par exemple, lorsque les paramètres suivants sont appliqués :

mem_ifc de bus add_sv_interface
bus set_parameter_property my_interface_parameter SV_INTERFACE_PARAMETER

bus set_port_property address_in SV_INTERFACE_SIGNAL

set_port_property address_in résiliation véritable
set_port_property address_in TERMINATION_VALUE 0xFF

Platform Designer génère le code HDL incorrect manquant sur la première ligne :

    logique [7:0] address_in ;

my_ip my_ip_0 (
.bus (my_ip_0_bus) // interface, largeur = 1, mem_ifc.bus
);

assigner my_ip_0_bus.address_in = address_in ;

attribuer address_in = 10'b0011111111 ;

Un correctif est disponible pour résoudre ce problème pour la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition. Téléchargez et installez le correctif 0.12 à partir du lien approprié ci-dessous

Télécharger le correctif 0.12 pour Windows (.exe)

Télécharger le correctif 0.12 pour Linux (.run)

Téléchargez le fichier Readme pour le correctif 0.12 (.txt)

Ce problème est résolu à partir de la version 22.2 du logiciel Intel® Quartus® Prime Pro Edition.