Pourquoi la suite de reconfiguration dynamique F-Tile Intel® IP exemple de conception utilisant VHDL ne parvient-elle pas à simuler correctement lorsqu’elle utilise le simulateur Cadence® Xcellium ?

En raison d’un problème dans la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception VHDL de la suite de reconfiguration dynamique F-Tile Intel® IP ne parvient pas à simuler correctement.
Le simulateur Cadence® Xcellium génère des avertissements liés au module dr_cpu_ctrl_inst contenant du texte semblable à celui ci-dessous :
Tentative de recherche de defparam vers une instance non Verilog
 

Pour contourner ce problème dans la simulation, modifiez le fichier run_xcelium.sh pour ajouter un nouveau commutateur générique à forcer et définissez le dr_cpu_ctrl DMEM_INIT_FILE avec le fichier mif * _combined correct généré à partir du flux QTLINK.

Remarque : assurez-vous que le nom correct du fichier mif a été utilisé uniquement après l’étape de génération de la logique de prise en charge de Quartus.
Un exemple de la cession requise est indiqué ci-dessous :
xmelab -relax -timescale '1 ps / 1 ps' -access +rwc -generic « basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\ » basic_avl_tb_top

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.