ID de l'article: 000090620 Type de contenu: Messages d'erreur Dernière révision: 09/04/2024

Erreur : intel_jesd204c_f_0 : erreur lors de l’exécution : quartus_tlg --verbose <local path="">/0001_intel_jesd204c_f_0_gen/simulation/models/jesd204c_f_ed</local>

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® Prime Pro Edition v21.4 dans le système d’exploitation Windows*, cette erreur apparaîtra lors de la génération de l’exemple de conception de F-Tile JESD204C FPGA IP. Cette erreur est due à la longueur des chemins d’accès aux fichiers pris en charge par le système d’exploitation.

    Résolution

    Il existe deux solutions pour résoudre ce problème :

    1. Dans les paramètres du système d’exploitation Windows*, modifiez le chemin des variables d’environnement (variables utilisateur pour l’administrateur), TEMP et TMP en chemin plus court, par exemple :
      1. De:

        TEMP C :\Users\MyUserName\AppData\Local\Temp

        TMP C :\Utilisateurs\MonNom d’utilisateur\AppData\Local\Temp

        À:

        TEMP C :\Temp

        TMP C :\Temp

    2. Modifier les paramètres du système d’exploitation Windows* pour prendre en charge des chemins de fichiers plus longs.
    • Recherchez regedit dans Windows Start et ouvrez-le.
    • Accédez au chemin suivant : Computer\HKEY_LOCAL_MACHINE\SYSTEM\CurrentControlSet\Control\FileSystem
    • Trouvez LongPathsEnabled et double-cliquez dessus.
    • Modifiez les données de la valeur de 0 à 1, cliquez sur OK.
    • Redémarrez le PC et générez l’exemple de conception.

    Produits associés

    Cet article concerne 4 produits

    Périphériques ASIC HardCopy™
    FPGA et FPGA SoC Intel® Agilex™ 7
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Intel® Stratix® 10

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