ID de l'article: 000090388 Type de contenu: Errata Dernière révision: 29/11/2024

Pourquoi le délai est-il incohérent pour la désaffirmation du signal pX_reset_status_n_o à la suite d’un événement pin_perst_n ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le signal pX_reset_status_n_o de l’IP P-Tile Avalon® Streaming pour PCI* Express comprend une caractéristique cumulative liée au nombre d’assertions de pin_perst_n consécutives.

    Chaque événement pin_perst_n consécutif sera mis en file d’attente et exécuté l’un après l’autre, ce qui affectera le temps total nécessaire pour que l’IP de streaming P-Tile Avalon® pour PCI* Express sorte de la réinitialisation et déconfirme le signal pX_reset_status_n_o .

    Graphique 1. affiche le comportement de l’IP de streaming P-Tile Avalon® pour PCI Express lorsqu’une seule assertion de pin_perst_n est émise par l’hôte. Graphique 2. Affiche la caractéristique cumulative lorsque plusieurs assertions pin_perst_n sont émises.

    Résolution

    Le Guide de l’utilisateur de l’IP de streaming P-Tile Avalon® pour PCI* Express ne sera pas mis à jour pour inclure ces informations.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA Intel® Stratix® 10 DX

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