Pourquoi une erreur d’horloge non entraînée est-elle signalée lors de l’utilisation du registre des messages d’erreur Intel® FPGA IP de l’agent de registre des messages d’erreur ?

En raison d’un problème dans les versions 20.1 et ultérieures du logiciel Intel® Quartus® Prime Standard Edition, une horloge non entraînée est indiquée dans le rapport de synchronisation de vérification dans l’Analyseur de synchronisation, comme indiqué ci-dessous lors de l’utilisation du fichier de filtrage de message d’erreur Intel® FPGA IP. Ce problème se produit sur Cyclone® FPGAs V.

emr_unloader_component|current_state. STATE_CLOCKHIGH ; Le nœud a été déterminé pour alimenter un port d’horloge, mais a été trouvé sans affectation associée à l’horloge.

emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_** ; Aucune horloge ne alimente le port d’horloge de ce registre.

Pour contourner ce problème, ajoutez la contrainte create_generated_clock à votre fichier SDC.

Par exemple :

create_generated_clock -name emr_unloader_STATE_CLOCKHIGH-source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]