ID de l'article: 000090306 Type de contenu: Dépannage Dernière révision: 18/04/2023

Pourquoi FPGA maîtres ne parviennent-ils pas à lire à partir du cache pour obtenir la dernière valeur lorsque le mode CCU d’interface FPGA-HPS est utilisé dans Intel Agilex® 7 périphérique ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous utilisez l’interface FPGA-HPS en mode CCU, FPGA maîtres sont tenus de lire à partir du cache pour obtenir la dernière valeur. Mais il se peut qu’un problème se produise lorsque FPGA maîtres ne parviennent pas à obtenir la dernière valeur.

Résolution

La coherency de cache nécessite des transactions de plusieurs maîtres ayant la même valeur AxPROT dans l’interface ACE-lite, ce qui définit les autorisations d’accès pour les accès en lecture/écriture.

Lorsque HPS fonctionnant sous Linux (EL1) ou ATF U-Boot (EL2) écrit sur HPS SDRAM ou y lit. Il s’agit de transactions non sécurisées/privilèges. FPGA les maîtres doivent utiliser la même valeur AxPROT (b'011) pour s’assurer qu’il peut lire la dernière valeur à partir du cache.

Lorsque HPS exécuté dans ATF/SPL (EL3) ou non ATF U-Boot (EL3) écrit sur ou lit depuis HPS SDRAM, il se rapporte à des transactions sécurisées/privilèges. FPGA les maîtres doivent utiliser la même valeur AxPROT (b'001) pour s’assurer qu’ils peuvent lire la dernière valeur à partir du cache.

Pour plus d’informations sur le protocole ACE-Lite et AxPROT, reportez-vous à

https://developer.arm.com/documentation/ihi0022/e/AMBA-AXI3-and-AXI4-Protocol-Specification

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