ID de l'article: 000090176 Type de contenu: Errata Dernière révision: 05/04/2022

Erreur:.. /.. /.. /.. /pcie_ed_rp/ip/pcie_top/pcie/intel_rtile_pcie_ast_300/sim/pcie_intel_rtile_pcie_ast_300_mqi6v2a.sv(63124) : « rtile_s20_v0 » du module n’est pas défini

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Édition FPGA Intel®-Questa*
  • Interfaces
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, l’erreur ci-dessous s’affiche lors de l’utilisation de Questasim* Intel® FPGA Edition pour simuler une conception qui instantanéise le Avalon® de streaming R-Tile Intel® FPGA IP pour PCI Express*.

    Erreur:.. /.. /.. /.. /pcie_ed_rp/ip/pcie_top/pcie/intel_rtile_pcie_ast_300/sim/pcie_intel_rtile_pcie_ast_300_mqi6v2a.sv(63124) : « rtile_s20_v0 » du module n’est pas défini

    Résolution

    Pour résoudre ce problème, utilisez la version complète du simulateur avancé Siemens* Questa*. Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série I

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