En raison d’un problème dans la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir l’erreur de compilation ci-dessus dans la version 2022.1 du logiciel Questa*-Intel® FPGA Edition lors d’une simulation de l’exemple de conception basé sur VHDL du Lite PHY pour interfaces parallèles Intel Agilex® FPGA IP. Cela est dû au testeur IP PHYLITE avec générateur et vérification PRBS contenu dans l’exemple de conception qui utilise le port « channel_strobe_out_in », qui n’est plus utilisé dans le Lite PHY pour les interfaces parallèles Intel Agilex® FPGA IP.
Pour contourner ce problème, supprimez l’erreur en remplaçant la ligne 127 dans le msim_setup.tcl comme suit :
définir USER_DEFINED_ELAB_OPTIONS « -suppress 1130, 14408, 16154 »
Ce problème est résolu à partir du logiciel Intel® Quartus® Prime Pro Edition v22.2.