Comment puis-je réduire le temps de synthèse étonnamment long d’une conception qui contient un très grand registre à décalage où le nombre de bits à décaler est stocké dans un autre registre ?

Dans la version 21.1 et antérieures du logiciel Quartus® Prime Standard Edition, si votre conception contient un très grand registre à décalage (1000 bits de large) décalé par un opérateur de décalage, où l’opérande droit de l’opérateur de décalage est stocké dans un registre, vous pouvez voir que le temps de compilation de la conception est étonnamment long.

Pour contourner ce problème dans le logiciel Quartus® Prime Standard Edition, procédez comme suit :

1. Remplacez l’opérande droit de l’opérateur de décalage par une constante de données.
2. Remplacez-le par un bloc d’instruction de cas. Utilisez l’opérande droit original comme condition de jugement de l’énoncé de cas, correspondez à ses différentes valeurs, utilisez la constante de données comme opérande droit de l’opérateur de décalage dans différentes instructions pour décaler le registre.

Le long temps de compilation a été réduit dans le logiciel Quartus® Prime Pro Edition.