ID de l'article: 000089153 Type de contenu: Errata Dernière révision: 13/01/2022

Pourquoi l’Ethernet 25G Intel® Stratix® 10 FPGA IP avec IEEE 1588 et RS-FEC activés ne parvient-il parfois pas à atteindre la précision de l’timestamp de +/-5 ns ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition v21.3 et antérieur, vous pouvez voir que les timetamps RX sont décalés de 4 cycles d’horloge pour les paquets avec SOP revendiqué près du marqueur d’alignement RS-FEC.

    En conséquence, l’échelle de temps générée aura une erreur de précision d’environ 10 ns.

    Ce problème se produit lorsque l’IEEE 1588 et la RS-FEC sont activées dans le Intel® Stratix® 10 FPGA de propriété intellectuelle (IP) 25G.

    Résolution

    Il n’y a pas de solution à ce problème dans le logiciel Intel® Quartus® Prime Pro Edition v21.3 et antérieur.

    Ce problème est résolu à partir du logiciel Intel® Quartus® Prime Pro Edition v21.4.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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