ID de l'article: 000088999 Type de contenu: Compatibilité Dernière révision: 31/12/2021

Comment configurer la ressource d’horloge de référence PLL HPS SDRAM pour Cyclone® périphérique SoC V ?

Environnement

    Intel® Quartus® Prime Standard Edition
    Suite de développement embarquée FPGA Intel® SoC (SoC EDS) édition standard
    FPGA Intel® IP pour système de processeur dur Arria® V Cyclone® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans Cyclone® périphérique SoC V, il existe trois sources d’horloge pour la mémoire SDRAM (hard processor system, HPS) à boucle à verrouillage par phase (PLL) appelée eosc1_clk, eosc2_clk et f2s_sdram_ref_clk, mais il n’est pas disponible pour spécifier la source d’horloge dans le GUI de propriété intellectuelle (IP) HPS.

Résolution

La sélection de la source d’horloge pour HPS SDRAM PLL est contrôlée par le logiciel de préchargeur :

1. Générer des spl_bsp à partir de fichiers de transfert, et pll_config.h est généré dans le dossier « généré » du répertoire cible BSP.

2. Dans le fichier pll_config.h, changez la valeur suivante à la ressource d’horloge attendue :

#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)

La valeur 0 signifie utiliser eosc1_clk comme source d’horloge de référence PLL SDRAM, 1 signifie utiliser eosc2_clk et 2 moyens d’utiliser f2s_sdram_ref_clk.

3. Compilez le préchargeur et créez l’image du préchargeur.

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Cet article concerne 3 produits

FPGA SoC Cyclone® V SE
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