Pourquoi ma conception contenant la Intel® FPGA IP F-Tile JESD204C utilisant Intel Agilex 7 ne parvient-elle® pas à passer la phase Intel® Quartus® de « génération de logique d’assistance » ?

En raison d’un problème dans les versions 21.3 et 21.4 du logiciel Prime Pro Edition Intel® Quartus®, les conceptions contenant le Intel® FPGA IP F-Tile JESD204C utilisant Intel Agilex® 7 appareils ne passeront pas la phase de Intel® Quartus® « Génération logique de support » du logiciel Prime Pro Edition.

Cette erreur se rencontre lorsque le taux de données sélectionné n’est pas divisible par 64.

Pour contourner ce problème, choisissez un taux de données dans l’IP JESD204C qui est divisible par 64.

Si ce n’est pas pratique, vous devez sélectionner une fréquence de sortie PLL système en utilisant l’équation suivante :
Fréquence de sortie PLL système = (débit de données/32) * 2

La fréquence de sortie PLL système résultante doit être inférieure ou égale à 1 GHz par spécification PLL système.

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.