En raison d’un problème dans la version 21.4 du logiciel Intel® Quartus® Prime Pro edition, vous pouvez constater cette erreur au cours de l’étape de génération de logique de tuiles (TSISTANCE) d’une compilation de reconfiguration partielle (PR). Ce problème se produit dans les conceptions de relations publiques qui implémentent la reconfiguration dynamique F-Tile et affecte uniquement les conceptions Intel Agilex®.
Pour contourner ce problème, ignorez l’étape TLSL dans la compilation et procédez directement à l’analyse et à la synthèse pour le flux de mise en œuvre des pr.
Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.