ID de l'article: 000088803 Type de contenu: Information et documentation de produit Dernière révision: 28/03/2023

Pourquoi les ports out_refclk_fgt et out_system_pll_clk des horloges de référence F-Tile et PLL système Intel® FPGA IP ne basculent-ils pas lors de la simulation des ips PHY Intel Agilex® 7 F-Tile FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les portso ut_refclk_fgt et out_system_pll_clk des horloges de référence F-Tile et PLL système Intel® FPGA IP ne basculeront pas dans la forme d’ondes de simulation. Cependant, Intel Agilex® 7 FPGA PHY PHY sont toujours fonctionnels dans la simulation.

    Résolution

    Aucun plan n’est actuellement en place pour résoudre ce problème.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.